基于华宏0.35μm BCD工艺，设计了一种可以source（输出）和sink（吸入）电流的低压DDR（Double Data Rate）终端调整器芯片。该芯片支持2.5V输入电压轨和3.3V输入电压轨。该芯片功率电源电压范围1.1~3.5V，并且具备低噪声、低功耗、快速响应的特性,可以满足DDR、DDR2、DDR3、DDR3L、DDR4 的VTT总线电压要求。

DDR存储器中文名称为“双倍数据率同步动态随机存储器”，是在同步动态随机存储器（SDRAM）的基础上发展而来，与单数据速率相比，DDR技术实现了一个时钟周期内进行两次读/写操作，即在时钟的上升沿和下降沿分别执行一次读/写操作。由于DDR具有出众的性能、较低的功耗以及更具竞争力的成本，目前已普遍应用在电脑和手机的内存当中。DDR存储器不断更新换代，数据速率逐渐提高，容量逐渐增加，工作电压逐渐降低，需要更加先进的电源管理系统提供支持。

由于DDR是一种双向数据传输模式的内存，其“双向数据传输”特性要求供电系统提供既可输出驱动也可吸入电流的能力，因此兼备Sink/Source电流能力的终端调整器成为首选。同时，DDR的输入电源要以低阻抗连接到稳压器输出上，随着时钟频率升高、电源电压降低以及负载电流增大，为避免总线上负载改变引起该输入电源电压变化，需要调整器具有大电流输出能力和良好的负载瞬态响应性能。

本文介绍了一种可同时用作DDR、DDR2、DDR3、DDR3L、DDR4存储器总线电压的低压终端调整器芯片设计，可以为DDR存储器提供一套完整的低功耗解决方案。该电路可实现快速瞬态响应，仅仅只需20μF输出电容。输入电压（VIN）支持2.5V和3.3V电源轨，独立功率电源（VLDOIN）最低达到0.9V，提升电源效率。当输出电压建立时，该芯片可以产生一个高阻抗的PGOOD（输出电压检测）信号。可实现输出稳定总线电压VTT（0.5V~1.8V），并可以实现source和sink电流3A以上，静态电流仅800μA。

电路设计与实现

本文设计的DDR终端调架构如图1所示，主要包含输入缓冲器、跨导放大器、高低边电流放大器、高低边功率管、输出检测电路以及过流、过温、欠压保护单元。工作原理如下：基准输入REFIN经过缓冲器单元，产生缓冲参考输出电压REFOUT，REFOUT端口也可提供±10mA灌电流/拉电流，REFOUT电压经过输出驱动级，驱动高低边功率管，产生DDR总线电压VTT，并可以提供source和sink电流，电流值为±3A。

图1  DDR终端调整器架构图

图1中跨导输入级检测基准输出电压REFOUT和输出电压VTT，将两者的差分电压转换成差分电流ID输出到后级的电流放大器，电流放大器由多级电流镜构成，通过电流镜的镜像与放大后，通过高/边功率管产生ISINK/ISOURCE输出调整电流。

由于跨导运放内部节点均为低阻抗节点，整个反馈网络为单极点系统，主极点位于输出端，其大小为输出功率管的跨导与负载电容的比值，除主极点外所有极点均位于高频，环路单位增益带宽为GM/COUT，其中GM为电路的跨导，COUT为负载电容，环路的单位增益带宽可以设计的很高，并且可以根据应用通过外围负载电容进行调整，保证了瞬态响应能力。

01.缓冲器电路

缓冲器电路如图2所示，采用折叠低压cascode输入级，推挽输出级，密勒补偿结构，可以实现2.375V~3.5V工作电压下，输出±10mA电流。缓冲器输入信号为基准输入REFIN，通过单位增益的反馈连接输出缓冲参考输出电压REFOUT。由于缓冲器采用了两级运放结构，增益很高，可以保证REFOUT的电压精度在±1%以内。

图2 低压缓冲器电路

其中R2、Q2和R1、Q1分别为sink/source过流保护电路，当source电流超过过流保护限时，R2上的压降增大，Q2管开启，对PM1管的栅极电压进行钳位，达到限流效果。同理，sink电流超过过流保护限时，Q1对NM1的栅极电压进行钳位，达到限流效果。则缓缓器电路的sink和source电流限流值为：

缓冲器电流限sink和source电流限仿真图如图3和图4所示。仿真显示，sink和source电流限均在24mA左右，满足系统±10mA要求。

试件应在试验前、试验后功能完好且所有参数符合规范要求。应通过持续参数监测和参数测试（小）（即，在室温和工作电压条件下试样无瑕疵功能的关键参数测试）进行验证。

图3(左) sink电流限仿真图；图4(右) source电流限仿真图

02.输出误差放大器电器

输出误差放大器上边功率管和下边功率管产生source和sink电流，并稳定环路，产生稳定电压。主要分为跨导输入、高边电流放大和低边电流放大三部分。如图5所示。

图5 输出误差放大器线路图

运放的增益由各个跨导级产生，M1管的偏置电流为3Ib，M3、M4管电流为3/2Ib，M5、M6的偏置电流设定为1/2Ib，则Q1、Q2管的偏置电流为Ib。

当VTT电位低于REFOUT时，Q1管电流为Ib+i，Q2管电流为Ib-i，则Q5、Q6管电流分别为1/2Ib+i和1/2Ib-i，M7管电流为Q1、Q2管镜像的电流和为2Ib，并镜像到M8、M9管。Q1管和Q2管电流镜像到Q3管和Q4管，电流为Ib+2i和Ib-2i。Q3管与M8管的电流差值2i通过M10、M12、M17、M20、M18、M22、M24管组成的电流镜镜像到source端功率管输出对VTT端充电。Q4管与M9管的电流差值-2i，关断了后面的电流镜，从而关断sink功率管。

当VTT电位高于VTTREF时，情况相反，Q1管电流为Ib-i，Q2管电流为Ib＋i，M7管电流为Q1、Q2管镜像的电流和为2Ib，并镜像到M8、M9管。Q1管和Q2管电流镜像到Q3管和Q4管，电流为Ib-2i和Ib+2i。Q4管与M9管的电流差值2i通过M11、M13、M16、M19、M21、M23管组成的电流镜镜像到sink端功率管输出对VTT端放电，source功率管关断。

M14与M15管引入1/2Ib电流以保证当M12管与M13管的电流小于1/2Ib时，source端与sink端功率管全部关断，防止VTT电位与VTTREF电位接近时source端与sink端功率管同时导通，因此正常工作时VTT与VTTREF之间存在失调电压，失调电压的大小为：

其中k为M10管与M12管宽长比，gm3为输入级M3管的跨导。由于运放由跨导级组成，因此运放内部节点均为低阻抗节点，反馈环路呈单极点系统，主极点位于调整器输出端。

03.上下边功率管电路

本文设计上下边功率管如图6所示，M40和M41为上边功率管，可以提供3A source电流。M42和M43为下边功率管，提供3A sink电流。

图6 上下边功率管电路

当M40、M41输出电流时，受输出级误差放大器控制，M42和M43处于关断状态。同理，当M42和M43吸入电流时，M40和M41处于关断状态。当空载时，由于误差放大器引入的失调，M40、M41、M42、M43全部关断。确保功率管共态导通电流为零。

仿真结果与版图设计

采用华宏0.35μmBCD工艺，设计并实现了一种低压DDR终端调整器，电源电压范围2.375~3.5V、输出电压VTT范围可以提供±3A的source和sink电流以及实现快速响应的功能。

DDR调整器的输出电流瞬态仿真图如图7所示。REFIN电压为1.25V。因此VTT输出电压为1.25V。仿真可以看出，输出电流±3A，1.25V输出电压条件下，输出容差不超过±20mV，满足系统±34mV容差要求。并且具备快速响应的能力。

图7 输出电压瞬态仿真图

表1为不同电源电压、功率电压下对应的输出总线电压VTT、REFOUT电压精度以及VTT电流限的仿真结果。以及可以满足的DDR种类。从仿真结果可以看出，电路在3.3V电压轨和2.5V电压轨下，产生总线电压VTT值、缓冲参考输出REFOUT精度、sink/source电流限，可以满足DDR1、DDR2、DDR3、DDR3L、DDR4终端调整器的电压电流需求。

表1 仿真结果

本文设计的低压DDR终端调整器芯片版图如图9所示。在调整器的版图设计中，首先要注意功率管电流均匀性，需要多层金属布线。功率管采用双环设计，减小闩锁发生条件。同时基准电源、基准的地线直接连接到电源和地的PAD上，减少其他模块的干扰。

图9  低压DDR终端调整器芯片版图

结论

本文设计了一种一种可以source和sink电流的低压DDR终端调整器芯片。随后详细给出了DDR终端调整器结构设计、缓冲器电路设计、输出误差放大器设计以及上下边功率管设计的原理图。本电路采用华宏0.35μm BCD工艺制作。仿真结果表明，在2.5V和3.3V电源轨下，可以实现输出VTT总线电压范围0.6V~1.25V，缓冲参考输出REFOUT精度在±0.1%， source和sink电流可以达到3A以上，可以满足DDR1、DDR2、DDR3、DDR3L、DDR4对终端调整器的电压和电流需求。